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一、问题描述

您将获得一个具有两个输入和一个输出的模块 my_dff （实现 D 触发器）。实例化其中的三个，然后将它们链接在一起以形成长度为 3 的移位寄存器。端口 clk 需要连接到所有实例。

提供给您的模块是： module my_dff ( input clk, input d, output q );

二、verilog源码

module top_module ( input clk, input d, output q );

wire q1, q2;my_dff u1(clk, d, q1);
my_dff u2(clk, q1, q2);
my_dff u3(clk, q2, q);

endmodule

三、仿真结果

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