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pll 锁相环实验

锁相环的作用

他的基本的作用是实现频率的变换

ip core——clock wizard

配置好时钟的输入，我的板子，采用的是artix-7 系列的，板级 有200M的差分时钟的输入。

clk_wiz 例化

clk_wiz_0 clk_wiz_0_inst
(// Clock in ports
.clk_in1                (sys_clk                  ),             // IN 50Mhz
// Clock out ports
.clk_out1               (                         ),             // OUT 200Mhz
.clk_out2               (                         ),             // OUT 100Mhz
.clk_out3               (                         ),             // OUT 50Mhz
.clk_out4               (pll_clk_o                ),             // OUT 25Mhz	 
// Status and control signals	 
.reset                  (~rst_n                   ),             // RESET IN
.locked                 (locked                   )
);     

oddr 原语

/*************************************************************************Calling ODDR to make the clock signal output through normal IO  
****************************************************************************/
ODDR #(
.DDR_CLK_EDGE           ("SAME_EDGE"           )
) 
ODDR_inst 
(
.Q                      (clk_out                 ),              // 1-bit DDR output data
.C                      (pll_clk_o               ),              // 1-bit clock input
.CE                     (1'b1                    ),              // 1-bit clock enable input
.D1                     (1'b1                    ),              // 1-bit data input (associated with C)
.D2                     (1'b0                    ),              // 1-bit data input (associated with C)
.R                      (1'b0                    ),              // 1-bit reset input
.S                      (1'b0                    )               // 1-bit set input

oddr 的作用

为了实现将时钟信号，通过普通的IO管脚实现输出。